信号反射的对策

对于高速CMOS逻辑IC，反射会导致信号延迟、振铃、过冲和欠冲增加。

传输线路反射：典型走线的特性阻抗^（*1）为50至150Ω。但是高速CMOS逻辑IC的I/O阻抗与典型走线的特性阻抗不同。这种阻抗的不匹配将导致一部分发射信号被反射到传输线路的发送端和接收端。
信号反射不影响缓慢上升的输出，因其上升周期与反射信号的上升周期重叠。
当反射信号上升后返回到输出时，即当下列等式成立时，信号反射才会导致问题：

   t_r < 2T
   t_r：输出信号上升时间
   T：从传输线路的发送端到接收端的传输延迟时间

假设输出上升时间为3ns，沿传输线路的传输延迟时间为5ns/m。
当传输线路为30cm或更长时，信号反射会产生显著影响。

减少信号反射的对策
（1）提高电路板组装密度，减少电路板走线的长度，以减小其电感和电容。但是在这种情况下，需要注意相邻轨迹之间的串扰。（有关串扰，见下页。）
（2）不要使用输出电流高于必要值的IC。
（3）提供电气终端，以便CMOS逻辑IC的I/O阻抗与传输线路的特性阻抗匹配（见下图）。

（4）当一个CMOS逻辑IC的输出驱动多个CMOS逻辑IC时，输出走线应在靠近被驱动IC的位置呈扇形展开。