时序逻辑:触发器

D型触发器的时序图
D型触发器的时序图

触发器
示例:74VHC74

触发器可以在特定条件下保留数据。“flip-flop”(触发器)这个词有时缩写为FF。触发器有D型和JK型等类型。下面将以D型触发器为例对操作进行说明。
D型触发器与D型锁存器的不同之处在于,即使在时钟设置为无效后(在本例中为低电平)之后,D型触发器仍保留输出数据。(当LE输入为高电平时,D型锁存器将数据从D输入端传输至Q输出端。)
例如,D型触发器具有输入数据引脚(D)、时钟引脚(CK)和输出数据引脚(Q)。该触发器将输入数据(D)锁存在CK的上升沿上,并将其传输至Q。无论输入数据(D)如何,Q均保持不变,直到CK的下一个上升沿。换句话说,Q将保留锁存在CK的前一上升沿上的输入数据(D)。下面显示了D型触发器的时序图。有些触发器有一个清除(CLR)或预设(PR)输入引脚,用于将内部状态初始化为已知值。

触发器用于异步信号的同步器和数字信号的延迟电路以及计数器、分频器等。

D型触发器的操作

下面通过逻辑示意图说明D型触发器的操作。
D型触发器由两种D型锁存器组成。
当时钟的上升沿施加到CK时,D型锁存器#1被激活。当时钟(CK)为高电平时,D型锁存器#1保持激活状态,因此D型锁存器#2中的第一个时钟反相器也处于激活状态。
因此,D型锁存器#1中保存的数据将传输到输出(Q),如蓝色箭头所示。 即使输入更改状态,输出也将保持不变。
当时钟下降沿施加到CK时,D型锁存器#2被激活。
结果,保存在D型锁存器#2中的数据将继续出现在绿色箭头高亮显示的输出端(Q)。同样,即使输入状态改变,输出也保持不变。
应该注意的是,直到已知输入在时钟(CK)的上升沿被锁存之前,输出(Q)的值才是未知的。

D型触发器的逻辑符号和真值表
D型触发器的逻辑符号和真值表
D型触发器的逻辑示意图

第Ⅲ章:CMOS逻辑IC基础知识

CMOS逻辑IC基础知识
组合逻辑:反相器和缓冲器
组合逻辑:双向总线缓冲器
组合逻辑:施密特触发装置
组合逻辑:解码器
组合逻辑:多路复用器
组合逻辑:模拟多路复用器/解复用器
组合逻辑:模拟开关
时序逻辑:锁存器
时序逻辑:计数器
时序逻辑:移位寄存器

产品

相关信息

在新窗口打开