东芝自主研发技术实现沟槽栅SiC MOSFET高效率与长期可靠性的兼顾

2026年9月30日

东芝电子元件及存储装置株式会社

日本，川崎－东芝电子元件及存储装置株式会社（“东芝”）研发了一项可抑制沟槽栅碳化硅（SiC）MOSFET^[1]（一种功率半导体器件）在长期工作过程中的阈值电压（V_th）^[2]漂移的技术，有助于提升器件可靠性。通过分析栅氧化层^[3]界面处理条件与V_th漂移之间的关系并采用适当的栅极形成工艺，东芝抑制了导致该漂移的电荷陷阱^[4]的影响，将漂移量降至市售沟槽栅SiC MOSFET的约50%。用户需要能够降低功率损耗的沟槽栅SiC MOSFET。新技术有助于实现更高效率和长期可靠性，提升电动汽车、可再生能源系统、数据中心级电源等功率转换应用中的可靠性与能效。相关技术详情已在2026年9月27日至10月2月于日本神奈川县横滨市举行的第23届碳化硅及相关材料国际会议（ICSCRM 2026）上发表。

作为新一代功率半导体，SiC MOSFET的功率转换效率高于硅（Si）MOSFET，正在电动汽车领域获得越来越广泛的应用。采用沟槽栅结构的沟槽栅SiC MOSFET（图1）具有低导通电阻^[5]和高电流密度的特点，有望进一步降低功率损耗。

然而，与Si MOSFET相比，此类器件在长时间施加电压应力^[6]时的V_th漂移也更大。当栅极被持续施加正电压或负电压时，会发生V_th漂移，这是公认的重大可靠性问题。近年亦有报告指出，在栅极反复施加正负电压（“正/负应力”）时，V_th会随应力循环次数^[7]而发生变化。这种V_th漂移会影响MOSFET的工作稳定性，导致导通损耗^[8]增加，从长期可靠性角度看是一项重要的课题。该问题在部分沟槽栅SiC MOSFET中尤为突出，是实现高效率与高可靠性所必须应对的挑战。

针对该问题，东芝将研究重点放在沟槽区域栅氧化层形成过程中所实施的界面处理上。界面处理是降低导通电阻、提升栅氧化层可靠性的常规手段。但在正负电压反复应力作用下，它对V_th漂移究竟有何影响，此前既未得到充分研究，业内也缺乏清晰认识。评估结果显示，在栅极施加正/负应力后，V_th漂移幅度会因氮化条件及其他界面处理参数的不同而出现显著差异（图2）。进一步分析表明，界面处理过程中产生的电荷陷阱是造成该漂移的原因之一。基于上述发现，东芝优化了栅氧化层界面处理条件及其他工艺参数，建立了一种可在保持低导通电阻的同时抑制正/负应力引起的V_th漂移的栅极形成工艺。

测试显示，采用新技术后，V_th漂移量降至市售沟槽栅SiC MOSFET的约50%（图3）。这表明SiC沟槽MOSFET的这一关键难题已得到有效抑制，器件的长期可靠性也随之提升。

该技术已应用于东芝1200V沟槽栅SiC MOSFET“TW007D120E”。该产品的试样已于2026年5月开始出货。今后，东芝将把该技术推广至其他SiC MOSFET，并面向电动汽车等车载应用、可再生能源系统和数据中心级电源等工业应用，持续提升SiC功率器件的可靠性与能效。

此项成果基于日本新能源产业技术综合开发机构（NEDO）委托项目JPNP21029所取得的成果。